makefile的语法

2024年2月1日发(作者：)

makefile的语法

Makefile是用来指导编译器如何编译代码的脚本文件，它通常用于大型项目的编译和构建过程。下面是Makefile的基本语法：

1. 规则（Rule）:

target: prerequisites

recipe

- target：目标文件，可以是可执行文件、中间文件或者标签（target）

- prerequisites：依赖文件，目标文件生成所依赖的文件

- recipe：生成目标文件的命令序列

2. 注释（Comment）:

# 这是一个注释

3. 变量（Variable）：

可以使用变量来简化Makefile中的代码，例如：

OBJ = main.o utils.o

CC = gcc

target: $(OBJ)

$(CC) -o target $(OBJ)

4. 模式规则（Pattern Rule）：

%.o: %.c

$(CC) -c $<

这个规则表示将.c文件编译为.o文件的规则，$<表示第一个依赖文件，%.c表示所有以.c结尾的文件。

5. 伪目标（Phony Targets）：

.PHONY: clean

clean:

rm -f target $(OBJ)

.PHONY告诉Makefile这是一个伪目标，不是真正的文件，而是执行一系列的命令。在这个例子中，执行"make clean"命令会删除目标文件和依赖文件。

6. 自动变量（Automatic Variables）：

$(CC) -o $@ $^

$@表示目标文件，$^表示所有依赖文件的列表。

以上是Makefile的一些基本语法，通过灵活运用可以编写复杂而强大的构建脚本。