计数器实现七分频

计数器实现七分频

七分频，即将输入信号的频率变为原来的七分之一，本文用计数器实现输入信号的七分频

一、画出七分频的时序逻辑

实现原理：

1. 图中用到了两个计数器，一个上升沿触发一个下降沿触发。且每当计数器从0计数到6时，复位。
2. 中间信号sig1、sig2分别在cnt1、cnt2等于1-4时为高电平
3. 这样，把sig1和sig2两个信号相与，就能得到一个频率为clk/7 的输出信号div_7。
   七分频就这样实现了

二、用verilog描述以上逻辑

1. 两个计数器的描述

reg [7:0] cnt1;
reg [7:0] cnt2;
//定义一个时钟从0到6 上升沿
always @(posedge clk or negedge rst_n) beginif(~rst_n)begincnt1 <= 8'b0;endelse if (cnt1 == 8'd6)begincnt1 <= 8'b0;endelse begincnt1 <= cnt1 + 8'b1;end
end//定义一个时钟从0到6 下降沿
always @(negedge clk or negedge rst_n) beginif(~rst_n)begincnt2 <= 8'b0;endelse if (cnt2 == 8'd6)begincnt2 <= 8'b0;endelse begincnt2 <= cnt2 + 8'b1;end
end

2. 中间变量sig1、sig2的n种描述方法

2.1 使用assign语句描述，此时两个中间变量的类型应声明为wire类型

wire sig1;
wire sig2;
assign sig1 = ((cnt1 == 8'd1)||(cnt1 == 8'd2)||(cnt1 == 8'd3)||(cnt1 == 8'd4))? 1'b1 :1'b0;assign sig2 = ((cnt2 == 8'd1)||(cnt2 == 8'd2)||(cnt2 == 8'd3)||(cnt2 == 8'd4))? 1'b1 :1'b0;

2.2 使用always@(*) begin if–else 描述 此时两个中间变量的类型应声明为reg类型

reg sig1;
reg sig2;
always@(*)beginif((cnt1==8'd1)||(cnt1==8'd2)||(cnt1==8'd3)||(cnt1==8'd4))beginsig1 <= 1'b1;	endelse beginsig1 <= 1'b0;end
end
always@(*)beginif((cnt2==8'd1)||(cnt2==8'd2)||(cnt2==8'd3)||(cnt2==8'd4))beginsig2 <= 1'b1;	endelse beginsig2 <= 1'b0;end
end

2.3 使用always @ (*)begin case–endcase描述

reg sig1;
reg sig2;
always @ (*)begincase(cnt2)8'd1 : sig2 <= 1'b1;8'd2 : sig2 <= 1'b1;8'd3 : sig2 <= 1'b1;8'd4 : sig2 <= 1'b1;default sig2 <= 1'b0;endcase 
end
always @ (*)begincase(cnt1)8'd1 : sig1 <= 1'b1;8'd2 : sig1 <= 1'b1;8'd3 : sig1 <= 1'b1;8'd4 : sig1 <= 1'b1;default sig1 <= 1'b0;endcase 
end

2.4 使用always@(*) begin ? A : B 描述

reg sig1;
reg sig2;
always @(*) beginsig1 <= ((cnt1==8'd1)||(cnt1==8'd2)||(cnt1==8'd3)||(cnt1==8'd4)) ? 1'b1:1'b0;sig2 <= ((cnt2==8'd1)||(cnt2==8'd2)||(cnt2==8'd3)||(cnt2==8'd4)) ? 1'b1:1'b0;
end

3. sig1、sig2 相与得到输出信号div_clk_7

assign div_clk_7 = sig1&&sig2;

三、搭建tb文件验证

验证前做的准备：将1 和2中的任意一个模块再加上3 这三部分组合起来 添加module(input ，output)；endmodule 组成一个完整的.v文件

tb文件：

较为简单不再赘述

`timescale 1ns/1ps
module DIV_CLK_7_tb();reg clk;reg rst_n;wire div_clk_7;initial beginclk = 1'b0;rst_n = 1'b0;#40rst_n = 1'b1;endalways #10 clk = ~clk ;DIV_CLK_7 DIV_CLK_7(. clk(clk),. rst_n(rst_n),. div_clk_7(div_clk_7));endmodule