IC 校招基础例题整理

IC 校招基础例题整理

来源

本文中的例题几乎均来自咸鱼FPGA：
那里给出了所有例题及解答。我在这里就是对例题里自己了解还不够深入的问题做一个整理，并给出我的解答，或者对原文进行一些摘抄。

例题

1.什么是流水线冒险？
这里的流水线冒险特指MCU中的流水线可能出现的冒险，包括：资源冲突、数据依赖、控制依赖。
更具体的解释，请看我的这篇博客的摘要下面的几个章节。这里仅给出每种冒险的解决方案。

• 资源冲突 -> 产生气泡
• 数据依赖 -> 转发
• 控制依赖 -> 流水线冲刷

2.形式验证和功能验证的区别？

注意形式验证是通过专门的形式验证工具来实现的，它可以在设计早期进行（RTL阶段），且不需要激励信号。

3.HVT, LVT, SVT 各有什么特点？
LVT：低阈值 这种库的漏电流较大，但是开启快，延迟较小。
SVT：标准阈值 居于两者中间。
HVT：高阈值 这种库的漏电流小，但是开启慢，延迟较大。

关键路径上用少量 LVT 加 SVT ，普通path上用 SVT 和 HVT，timing 特别松的 path 上多用 HVT。
最主要考虑的还是 timing 和 power 的 tradeoff。如果 timing 很松的话 ，HVT是最好的选择。

4.什么是关键路径？如何减小？
关键路径，即组合逻辑中延时最长的时序路径。

减小方法：

（1）优化组合逻辑代码；

（2）综合时选择延时小的单元；

（3）综合时使用set_max_delay等优化指令；

5.什么是 False - Path？
False - Path 就是在时序分析时不希望分析的路径，一般设置以下的路径为 False - Path：

• 从逻辑上考虑，与电路正常工作不相关的路径，如测试逻辑、静态或准静态逻辑。
• 从时序上考虑，在综合时不需要考虑的路径，如跨越异步时钟域的路径。

6.存储器的分类及优缺点？
参见这篇文章。

7.CMOS的功耗组成是什么样的？
功耗组成：动态功耗和静态功耗组成；

（1）动态功耗：开关功耗和短路功耗；

• 开关功耗：电路在开关过程中对输出节点的负载电容充放电所消耗的功耗。
• 短路功耗：在 CMOS 翻转过程中由于 NMOS 和 PMOS 同时导通而产生的功耗。

（2）静态功耗：主要是漏电流引起的功耗。

8.如果实现的电路的频率较高，一般使用 LVT Cell 库来综合。
这个说法是错的。
现代的 IC 设计中通常采用多阈值技术，即在不同的区域使用不同阈值的管子。上文中也提到了，通常在关键路径中使用少量的 LVT 和 SVT。一般不会全部使用某种库进行综合。

9.使用2选1 MUX 实现 D 锁存器。

10.面积换速度（速度优化）

• 并行化

• 逻辑复刻；

• 模块复用；

• 乒乓；

• 流水线；

• 配平寄存器；

讲到面积换速度，一个我在本科时碰到的例子很能直接体现这个思想（虽然很傻）：
一个8位的加法器，使用3个4位加法器进行实现，第一个加法器接收数据的前4位和 cin，后两个加法器相互平行，接收数据的后4位，并分别假定 cin 为 0/1。第一个加法器输出的 cout 经过一个二选一 MUX，最后决定具体使用后两个加法器中的哪一个进行输出，这样就可以几乎节省一个加法器的延迟。

11.速度换面积（面积优化）

• 串行化；

• 资源共享；

• 逻辑优化；

• 操作符平衡；

12.时序约束有哪几种路径？

• Input paths:外部引脚到内部模块路径

• Register-to-register paths:系统内部寄存器到寄存器路径

• output paths:内部模块到外部引脚的路径

• port to port paths:FPGA输入端口到输出端口路径（不常用，无锁存不好分析）

13.附加约束的作用？

• 提高设计的工作频率（减少了逻辑和布线延时）；

• 获得正确的时序分析报告；

• 指定FPGA/CPLD的电器标准和引脚位置；

14.动 / 静态时序分析的优缺点？
看这篇文章。

另外的一些问题

除了上面的这些问题外，还可能碰到要求用与非 / 或非门实现某个特定逻辑的情况，这时候就无脑摩根定律，一般来说没什么难度。

当然，由于这篇文章的主要目的是查漏补缺，所以总结肯定是不够全面的，剩下的题请大家去看来源中的原文。另外，在笔试和面试时可能还有一些编程题，我的建议就是多练，多写，有些模块只有自己实现一遍才能发现难点在哪里，哪里又容易出现逻辑错误。